針對(duì)功耗來(lái)源，提出低功耗設(shè)計(jì)常用方法。
降低電源電壓；
減小負(fù)載電容；
減少M(fèi)OS管數(shù)量；
減小連線電容
減少電荷分享的影響(對(duì)動(dòng)態(tài)電路)
節(jié)點(diǎn)開(kāi)關(guān)活動(dòng)因子的影響；
從算法和體系結(jié)構(gòu)角度優(yōu)化；
選擇具有低功耗功能器件；
時(shí)鐘門(mén)控；
提高工藝
使用新型低功耗器件和材料，減少晶體管尺寸，如從28nm到16nm等。
時(shí)鐘門(mén)控技術(shù)
頻繁的信號(hào)翻轉(zhuǎn)會(huì)造成很大的短路電流，以及對(duì)負(fù)載電容進(jìn)行頻繁的充放電，即增大所謂的內(nèi)部功耗（Internal Power）和切換功耗（Switch Power）。
在現(xiàn)代數(shù)字集成電路設(shè)計(jì)中，時(shí)鐘信號(hào)作為數(shù)據(jù)傳輸?shù)幕鶞?zhǔn)，對(duì)于同步數(shù)字系統(tǒng)的功能、性能和穩(wěn)定性起決定性的作用。
通常時(shí)鐘信號(hào)有高扇出，高頻率，路徑長(zhǎng)的特點(diǎn)，在當(dāng)前的高端SoC系統(tǒng)中，時(shí)鐘頻率已經(jīng)超過(guò)1GHz，所以時(shí)鐘樹(shù)上消耗的功耗十分的可觀，大約占到系統(tǒng)總功耗的30%到40%。同時(shí)時(shí)鐘信號(hào)連接時(shí)序單元，如寄存器和鎖存器，所以這些時(shí)序單元上同樣消耗了不可忽視的動(dòng)態(tài)功耗。
門(mén)控時(shí)鐘技術(shù)作為一項(xiàng)傳統(tǒng)的降低動(dòng)態(tài)功耗的技術(shù)被廣泛應(yīng)用于現(xiàn)代數(shù)字集成電路設(shè)計(jì)中，即用一個(gè)控制信號(hào)控制時(shí)鐘的開(kāi)啟和關(guān)閉，在模塊不工作時(shí)關(guān)閉時(shí)鐘，在需要工作的時(shí)候，打開(kāi)時(shí)鐘，從而通過(guò)降低觸發(fā)器總的翻轉(zhuǎn)率達(dá)到降低功耗的目的，其特點(diǎn)為實(shí)現(xiàn)簡(jiǎn)單，并且十分有效。
通過(guò)用EN信號(hào)控制時(shí)鐘信號(hào)的開(kāi)關(guān)，在EN信號(hào)無(wú)效時(shí)，寄存器的時(shí)鐘端將保持一個(gè)定值，D端的數(shù)值將不能傳到Q端。
多電壓域技術(shù)
芯片的動(dòng)態(tài)功耗正比于電壓值的平方，靜態(tài)功耗正比于電壓值，因此芯片的電壓域管理策略對(duì)芯片的功耗影響很大。
多電壓域技術(shù)是按照芯片功能和應(yīng)用需要，將不同的邏輯模塊放置在不同的電壓域中，這些電壓域由電源管理模塊分別獨(dú)立供電，使得不同的邏輯模塊可以在不同的電壓下工作。
例如，某一段時(shí)間內(nèi)，某些性能要求不高的模塊可位于低電壓域中，而性能要求較高模塊的供電電壓相應(yīng)較高，且多電壓域技術(shù)也是動(dòng)態(tài)電壓頻率縮放（Dynamic Voltage and Frequency Scaling , DVFS）、靜態(tài)電壓縮放（Static Voltage Scaling, SVS）、自適應(yīng)電壓縮放（Adaptive Voltage Scaling, AVS）設(shè)計(jì)的基礎(chǔ)。
電路采用多電壓域技術(shù)會(huì)給設(shè)計(jì)帶來(lái)一些的新的挑戰(zhàn)：
信號(hào)在不同電壓域之間傳遞，需要插入電平轉(zhuǎn)換器（Level Shifter）實(shí)現(xiàn)電平轉(zhuǎn)換。
由于芯片各個(gè)模塊會(huì)工作在多種電壓下，因此在各種電壓下的時(shí)序要求都要滿足，加大了靜態(tài)時(shí)序分析（Static Timing Analysis ,STA）的復(fù)雜度。
電源網(wǎng)格(Power grids)的布局規(guī)劃、模塊接口單元的電源布線等都變得更復(fù)雜。
板級(jí)上需要更多電壓調(diào)節(jié)器來(lái)提供各種不同電壓，增加板級(jí)設(shè)計(jì)的復(fù)雜度。
由于各個(gè)模塊電壓不同，模塊間上電/下電順序也需要仔細(xì)設(shè)計(jì)以避免電路出現(xiàn)死鎖。
電源門(mén)控技術(shù)
隨著工藝技術(shù)的發(fā)展，由漏電流所產(chǎn)生的功耗所占的總功耗比例越來(lái)越大。對(duì)于諸如手機(jī)的手持移動(dòng)設(shè)備中的SoC芯片，休眠模式下漏電流功耗的大小是設(shè)計(jì)者在設(shè)計(jì)時(shí)必須考慮的設(shè)計(jì)因素。
對(duì)于希望在休眠模式下盡量節(jié)省功耗的設(shè)計(jì)來(lái)說(shuō)，最好的辦法是，將處于休眠模式狀態(tài)的模塊的供電電源關(guān)斷而保持其它模塊的正常供電，這種技術(shù)叫電源門(mén)控技術(shù)。
電源門(mén)控技術(shù)與時(shí)鐘門(mén)控技術(shù)相比，時(shí)鐘門(mén)控降低的僅僅是電路的動(dòng)態(tài)功耗，而電源門(mén)控不僅降低動(dòng)態(tài)功耗，而且降低靜態(tài)功耗。
時(shí)鐘門(mén)控技術(shù)不影響設(shè)計(jì)電路的功能，也無(wú)須修改RTL（Register Transfer Level）代碼，它在設(shè)計(jì)和實(shí)現(xiàn)上可以是對(duì)設(shè)計(jì)者透明的，而電源門(mén)控技術(shù)影響各模塊之間的相互連接，安全進(jìn)入和退出電源門(mén)控模式會(huì)增加很多額外的操作。
電源門(mén)控一般有兩種方法來(lái)實(shí)現(xiàn)：
外部電源門(mén)控(external power gating)。實(shí)現(xiàn)電源門(mén)控最基本的方法，適于消耗漏電功耗較少但關(guān)斷時(shí)間較長(zhǎng)的設(shè)計(jì)。
舉個(gè)例子，一個(gè)SoC系統(tǒng)在板極上有CPU的專(zhuān)用電源，這個(gè)電源只提供電壓給CPU。外部電源門(mén)控技術(shù)就是，可以關(guān)閉這個(gè)電源以使CPU在非活動(dòng)狀態(tài)時(shí)漏電功耗減小到零。但這種做法也需要最長(zhǎng)的時(shí)間對(duì)電源門(mén)控的模塊進(jìn)行供電和數(shù)據(jù)的重新加載。
內(nèi)部電源門(mén)控(on-chip power gating)。內(nèi)部電源門(mén)控是指在芯片內(nèi)部用一些專(zhuān)門(mén)的邏輯單元如電源門(mén)控單元來(lái)控制所選模塊的供電情況。
外部電源門(mén)控技術(shù)與內(nèi)部電源門(mén)控技術(shù)均能實(shí)現(xiàn)將電壓域中電壓關(guān)斷從而最大限度地減小漏電功耗的目的，但在物理實(shí)現(xiàn)過(guò)程中，內(nèi)部電源門(mén)控技術(shù)要復(fù)雜得多。
器件低功耗
SOC系統(tǒng)中各個(gè)器件選型時(shí)，選擇具備低功耗功能器件，但器件無(wú)業(yè)務(wù)工作需求時(shí)，可以進(jìn)入低功耗狀態(tài)。
RTL級(jí)優(yōu)化
不同的RTL（RegisterTransferLevel，寄存器傳輸級(jí)）代碼，也會(huì)產(chǎn)生不同的功耗，而且RTL代碼的影響比軟件代碼產(chǎn)生的影響可能還要大。因?yàn)椋琑TL代碼最終會(huì)實(shí)現(xiàn)為電路。電路的風(fēng)格和結(jié)構(gòu)會(huì)對(duì)功耗產(chǎn)生相當(dāng)重要的影響。
RTL級(jí)代碼優(yōu)化主要包括：
①對(duì)于CPU來(lái)說(shuō)，有效的標(biāo)準(zhǔn)功耗管理有睡眠模式和部分未工作模塊掉電。
②硬件結(jié)構(gòu)的優(yōu)化包括能降低工作電壓Vdd的并行處理、流水線處理以及二者的混合處理。
③降低寄存電容C的片內(nèi)存儲(chǔ)器memory模塊劃分。
④降低活動(dòng)因子a的信號(hào)門(mén)控、減少glitch（毛刺）的傳播長(zhǎng)度、Glitch活動(dòng)最小化、FSM（有限狀態(tài)機(jī)）狀態(tài)譯碼的優(yōu)化等。
⑤由硬件實(shí)現(xiàn)的算法級(jí)的功耗優(yōu)化有：流水線和并行處理、Retiming(時(shí)序重定)、Unfolding（程序或算法的展開(kāi)）、Folding(程序或算法的折疊)等等基本方法以及其組合。
后端綜合與布線優(yōu)化
SoC的功耗與寄生電容的充放電有很大的關(guān)系，作為后端綜合與布線，同樣也可采取一些措施來(lái)減少寄存器電容。能夠優(yōu)化電路，減少操作（電路的操作），選擇節(jié)能的單元庫(kù)，修改信號(hào)的相關(guān)關(guān)系，再次綜合減少毛刺的產(chǎn)生概率。
實(shí)際上，這個(gè)部分與使用的工具相關(guān)。與軟件部分有相同之處，后端綜合與布線同軟件的編譯差不多。軟件編譯的結(jié)果是產(chǎn)生可執(zhí)行的機(jī)器代碼；而RTL的綜合與布線是把RTL代碼編譯成真實(shí)的電路。
但是，后端綜合與布線優(yōu)化比較編譯優(yōu)化有更好的效果。這是因?yàn)橐欢蜶TL代碼所對(duì)應(yīng)的電路是能夠有多種形式的；同時(shí)現(xiàn)有些編譯器會(huì)根據(jù)設(shè)計(jì)者提供的波形，智能地修改電路（前提是最終電路的效果還是一樣的），編譯器就會(huì)實(shí)行相關(guān)的優(yōu)化。
但是后端綜合的優(yōu)化與RTL級(jí)代碼優(yōu)化和時(shí)鐘控制相比，同樣的RTL級(jí)與時(shí)鐘優(yōu)化所產(chǎn)生的影響要遠(yuǎn)大于用編譯工具所產(chǎn)生的影響。
功耗的精確計(jì)算
后端綜合與布線工具不但能夠根據(jù)基本單元提供的功耗參數(shù)實(shí)行優(yōu)化，還能夠根據(jù)這些參數(shù)估算出整個(gè)SoC的功耗。正因?yàn)橛羞@樣一些工具，使我們能夠精確地知道我們所設(shè)計(jì)的是否達(dá)到設(shè)計(jì)要求。
萬(wàn)一設(shè)計(jì)功耗不符合總體要求，則可能要求從系統(tǒng)級(jí)到物理綜合布線都要做出檢查與分析，做出可能的改進(jìn)，盡可能地減少功耗以達(dá)到設(shè)計(jì)要求。
自適應(yīng)閾值電壓調(diào)節(jié)技術(shù)
自適應(yīng)閾值電壓調(diào)節(jié)技術(shù)（Adaptive Voltage Scaling，AVS）技術(shù)的基本思想是將PVT因素對(duì)電路的影響歸為延時(shí)特性的變化，在電路中加入監(jiān)測(cè)單元監(jiān)測(cè)延時(shí)信息，根據(jù)電路延時(shí)調(diào)節(jié)電壓，降低設(shè)計(jì)階段預(yù)留的電壓余量，從而使芯片處于最佳能效狀態(tài)，降低功耗。
AVS技術(shù)利用硬件調(diào)節(jié)電壓，無(wú)需軟件執(zhí)行，調(diào)節(jié)效率高且不影響系統(tǒng)性能；它可以降低工藝偏差、溫度及老化對(duì)芯片的影響，提高芯片的產(chǎn)量與質(zhì)量，還可以降低芯片電源IR-drop的影響；另外它只需在SoC中添加少量監(jiān)測(cè)電路即可實(shí)現(xiàn)，額外的面積及功耗消耗都不大。
AVS的監(jiān)控單元有兩種常用的方法。
一種是環(huán)形振蕩器監(jiān)控的方法，環(huán)形振蕩器的監(jiān)控方法是在芯片中放置工作在相同環(huán)境（工藝、電壓、溫度相同）下的環(huán)形振蕩器，通過(guò)環(huán)形振蕩器的振蕩頻率可以知道在當(dāng)前溫度、工藝環(huán)境下頻率與電壓的關(guān)系，從而達(dá)到對(duì)整個(gè)芯片的工作環(huán)境進(jìn)行監(jiān)控的目的。
另一種是關(guān)鍵路徑監(jiān)控方法，通過(guò)可配置的延遲鏈來(lái)復(fù)制關(guān)鍵路徑，使可配置的延遲鏈的延遲長(zhǎng)度和關(guān)鍵路徑相同，這些可配置的延遲鏈包含反相器、與非門(mén)和線延遲等等。一個(gè)典型的關(guān)鍵路徑監(jiān)控示意圖如圖所示。其中時(shí)間數(shù)字轉(zhuǎn)換器（Time Digitizer），是通過(guò)傳輸門(mén)和觸發(fā)器組成的。
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